臺(tái)積電稱2nm工藝有重大改進(jìn) GAA晶體管將提高SRAM密度

去年有報(bào)道稱，SRAM單元在臺(tái)積電3nm制程節(jié)點(diǎn)上，與5nm制程節(jié)點(diǎn)基本沒(méi)有分別。這一消息也印證了過(guò)去的傳言，即臺(tái)積電（TSMC）在3nm制程節(jié)點(diǎn)遇到SRAM單元縮減放緩的問(wèn)題，采用N3B和N5工藝的SRAM位單元大小分別為0.0199μm2和0.021μm2，僅縮小了約5%，而N3E工藝更糟糕，基本維持在0.021μm2，這意味著幾乎沒(méi)有縮減。

據(jù)報(bào)道，隨著新一代2nm制程節(jié)點(diǎn)的到來(lái)，SRAM單元縮減問(wèn)題似乎看到了曙光。與3nm制程節(jié)點(diǎn)不同，臺(tái)積電在2nm制程節(jié)點(diǎn)將引入GAA晶體管架構(gòu)，有望顯著降低功耗，提高性能和晶體管密度，帶來(lái)質(zhì)的改變。臺(tái)積電將在今年12月的IEDM會(huì)議上發(fā)表的一篇論文，提到了2nm制程節(jié)點(diǎn)將HD SRAM位單元尺寸縮小到約0.0175μm2。

這將是一個(gè)重大的突破，近年來(lái)SRAM單元的擴(kuò)展已經(jīng)變得相當(dāng)困難，而通過(guò)N2工藝，臺(tái)積電最終縮減了HD SRAM位單元尺寸，從而提高了SRAM密度。按照目前的情況來(lái)看，GAA晶體管架構(gòu)似乎是HD SRAM位單元尺寸縮小的主要推動(dòng)力。

要知道現(xiàn)代的CPU、GPU和SoC設(shè)計(jì)都非常依賴于SRAM密度，需要大容量緩存來(lái)有效地提升處理大批量數(shù)據(jù)的能力。從內(nèi)存訪問(wèn)數(shù)據(jù)既消耗性能又耗電，因此充足的SRAM對(duì)于優(yōu)化性能至關(guān)重要。展望未來(lái)，對(duì)高速緩存和SRAM的需求將持續(xù)增長(zhǎng)，因此臺(tái)積電在SRAM單元尺寸方面的成就顯得非常重要。